ネットリストで記載された各セルは、デバイスの種類やデザインルールといったプロセス技術に縛られ、設計の自由度に不足があると言えます。しかしながら、配置配線を最適化することによって、チップの面積を抑えることが可能です。また、既存の設計資源（半導体IP）の大部分は、このハードマクロを基本としています。’
